Conceção de um multiplicador védico de baixo consumo energético, sensível às variações de PVT, para DSPs em FPGA

À medida que os setores das comunicações e do processamento de sinais se expandem, a procura por multiplicadores aumenta continuamente a um ritmo acelerado. Para os investigadores, o desenvolvimento de multiplicadores de alta velocidade e com baixo consumo energético tem sido uma grande preocupação. Espera-se que a redução do consumo de energia e do atraso dos circuitos multiplicadores provoque uma revolução no campo da eletrónica e das comunicações. O desempenho do sistema é geralmente determinado pelo desempenho do multiplicador, uma vez que este é, normalmente, o elemento mais lento do sistema. Por conseguinte, a otimização da velocidade e do consumo de energia do multiplicador constitui uma questão de projeto fundamental. É necessário o desenvolvimento de multiplicadores de alta velocidade e baixo consumo de energia para algoritmos de processamento de sinais digitais. A partir de pesquisas anteriores, concluiu-se que os multiplicadores védicos são mais eficientes do que os multiplicadores convencionais. Neste trabalho, foi proposto um multiplicador védico de baixo consumo de energia.